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[SAR ADC] 논문 : Monotonic Capacitor Switching Procedure - 1. INTRODUCTION 본문
[SAR ADC] 논문 : Monotonic Capacitor Switching Procedure - 1. INTRODUCTION
복습 2024. 12. 1. 00:33A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure
모노톤 커패시터 스위칭 절차를 적용한 10비트 50MS/s SAR ADC
0. 초록(Abstract)
Abstract:
요약: 이 논문에서는 단조적인 커패시터 전환 절차를 사용하는 저전력 10비트 50-MS/s 연속 근사 레지스터 (SAR) 아날로그-디지털 변환기 (ADC)를 제시합니다. 전통적인 절차를 사용하는 변환기와 비교하여 평균 전환 에너지와 총 커패시턴스는 각각 약 81%와 50% 감소했습니다. 전환 절차에서 입력 공통 모드 전압은 점차적으로 접지로 수렴합니다. 개선된 비교기는 입력 공통 모드 전압 변동에 의해 발생하는 신호 의존적 오프셋을 줄입니다. 프로토타입은 0.13-μm 1P8M CMOS 기술을 사용하여 제작되었습니다. 1.2-V 공급 및 50 MS/s에서 ADC는 57.0 dB의 SNDR을 달성하고 0.826 mW를 소비하며, 이는 29 fJ/변환-단계의 성능 지표 (FOM)를 결과적으로 나타냅니다. ADC 코어는 단지 195 × 265 μm²의 활성 면적을 차지합니다.
Introduction
Successive approximation register (SAR) analog-to-digital converters (ADCs) require several comparison cycles to complete one conversion, and therefore have limited operational speed. SAR architectures are extensively used in low-power and low-speed (below several MS/s) applications. In recent years, with the feature sizes of CMOS devices scaled down, SAR ADCs have achieved several tens of MS/s to low GS/s sampling rates with 5-bit to 10-bit resolutions [1]–[12].
연속 근사 레지스터 (SAR) 아날로그-디지털 변환기 (ADC)는 하나의 변환을 완료하기 위해 여러 비교 주기를 필요로 하며, 따라서 운영 속도에 한계가 있습니다. SAR 구조는 저전력 및 저속 (몇 MS/s 이하) 응용 프로그램에서 광범위하게 사용됩니다. 최근 몇 년 동안, CMOS 장치의 특징 크기가 축소됨에 따라, SAR ADC는 5비트에서 10비트 해상도로 수십 MS/s에서 저 GS/s 샘플링 속도를 달성했습니다 [1]-[12].
Although flash and two-step ADCs are preferred solutions for low-resolution high-speed applications, time-interleaved [2]–[9] and multi-bit/step [6] SAR ADC structures have been demonstrated as feasible alternatives. Medium-resolution time-interleaved SAR ADCs suffer from channel mismatch [8]. Interleaved ADCs must use digital calibration or post-processing [9] to achieve sufficient performance. For single-channel architectures, the non-binary [10] and passive charge sharing [11], [12] architectures work at several tens of MS/s and medium resolution (8 to 10 bits) with excellent power efficiency and small area.
저해상도 고속 애플리케이션에서는 플래시 및 2단계 ADC가 선호되는 솔루션이지만, 시간-인터리브드 [2]-[9] 및 멀티-비트/단계 [6] SAR ADC 구조는 실현 가능한 대안으로 입증되었습니다. 중간 해상도의 시간-인터리브드 SAR ADC는 채널 불일치 [8] 문제를 겪습니다. 인터리브드 ADC는 충분한 성능을 달성하기 위해 디지털 보정 또는 후처리 [9]를 사용해야 합니다. 단일 채널 아키텍처의 경우, 비이진 [10] 및 수동 충전 공유 [11], [12] 아키텍처는 여러 십 MS/s와 중간 해상도 (8~10비트)에서 우수한 전력 효율과 작은 면적으로 작동합니다.
An ADC with a medium sampling rate (a few tens to hundreds of MS/s) and a medium resolution is a necessary building block for 802.11/a/b/g wireless networks and digital TV applications where pipelined ADCs are extensively used. However, the pipelined architecture requires several operational amplifiers, which results in large power dissipation. Moreover, the restrictions for advanced CMOS processes make high performance amplifier design challenging. Drain-induced barrier lowering results in limited gain in short channel devices. Reduced supply voltage also limits the signal swing. With a limited signal swing, the sampling capacitance must be large enough to achieve a high signal-to-noise ratio (SNR), which leads to large current consumption. However, in SAR architectures, no component consumes static power if preamplifiers are not used. A SAR ADC can easily achieve a rail-to-rail signal swing, meaning that a small sampling capacitance is sufficient for a high SNR. The conversion time and power dissipation become smaller with the advancement of CMOS technologies. Since SAR ADCs take advantage of technological progress, for some high-conversion-rate applications, power- and area-efficient SAR ADCs can possibly replace pipelined ADCs in nanometer scaled CMOS processes.
중간 샘플링 속도 (몇 십 MS/s에서 수백 MS/s) 및 중간 해상도를 가진 ADC는 파이프라인 ADC가 광범위하게 사용되는 802.11/a/b/g 무선 네트워크 및 디지털 TV 응용 프로그램에 필수적인 구성 요소입니다. 그러나 파이프라인 아키텍처는 여러 연산 증폭기를 필요로 하며, 이는 큰 전력 소모를 초래합니다. 또한, 고급 CMOS 공정의 제한은 고성능 증폭기 설계를 어렵게 만듭니다. 배수 유도 장벽 감소는 짧은 채널 장치에서 이득을 제한합니다. 공급 전압의 감소도 신호 스윙을 제한합니다. 제한된 신호 스윙으로, 높은 신호 대 잡음 비 (SNR)를 달성하기 위해서는 샘플링 커패시턴스가 충분히 커야 하며, 이는 큰 전류 소모로 이어집니다. 그러나 SAR 아키텍처에서는 프리앰프를 사용하지 않는 한 어떤 구성 요소도 정적 전력을 소비하지 않습니다. SAR ADC는 레일 투 레일 신호 스윙을 쉽게 달성할 수 있으므로, 높은 SNR을 위해 작은 샘플링 커패시턴스가 충분합니다. CMOS 기술의 진보로 변환 시간과 전력 소비가 감소합니다. SAR ADC는 기술적 진보를 활용하므로, 일부 고변환율 응용 프로그램에서는 나노미터 규모 CMOS 공정에서 파이프라인 ADC를 대체할 수 있는 전력 및 면적 효율적인 SAR ADC가 가능할 수 있습니다.
An ADC with a medium sampling rate (a few tens to hundreds of MS/s) and a medium resolution is a necessary building block for 802.11/a/b/g wireless networks and digital TV applications where pipelined ADCs are extensively used. However, the pipelined architecture requires several operational amplifiers, which results in large power dissipation. Moreover, the restrictions for advanced CMOS processes make high performance amplifier design challenging. Drain-induced barrier lowering results in limited gain in short channel devices. Reduced supply voltage also limits the signal swing. With a limited signal swing, the sampling capacitance must be large enough to achieve a high signal-to-noise ratio (SNR), which leads to large current consumption. However, in SAR architectures, no component consumes static power if preamplifiers are not used. A SAR ADC can easily achieve a rail-to-rail signal swing, meaning that a small sampling capacitance is sufficient for a high SNR. The conversion time and power dissipation become smaller with the advancement of CMOS technologies. Since SAR ADCs take advantage of technological progress, for some high-conversion-rate applications, power- and area-efficient SAR ADCs can possibly replace pipelined ADCs in nanometer scaled CMOS processes.
ADC가 중간 샘플링 속도(몇 십 MS/s에서 수백 MS/s)와 중간 해상도를 갖춘 것은 파이프라인 ADC가 광범위하게 사용되는 802.11/a/b/g 무선 네트워크 및 디지털 TV 애플리케이션에 필수적인 구성 요소입니다. 그러나 파이프라인 아키텍처는 여러 연산 증폭기를 필요로 하며, 이는 큰 전력 소모를 초래합니다. 또한, 고급 CMOS 공정의 제한은 고성능 증폭기 설계를 어렵게 만듭니다. 드레인 유도 장벽 감소는 짧은 채널 장치에서 이득을 제한합니다. 공급 전압의 감소도 신호 스윙을 제한합니다. 제한된 신호 스윙으로, 높은 신호 대 잡음비(SNR)를 달성하기 위해 샘플링 커패시턴스가 충분히 커야 하며, 이는 큰 전류 소모로 이어집니다. 그러나 SAR 아키텍처에서는 프리앰프를 사용하지 않는 한 어떤 구성 요소도 정적 전력을 소비하지 않습니다. SAR ADC는 레일 투 레일 신호 스윙을 쉽게 달성할 수 있어, 높은 SNR을 위해 작은 샘플링 커패시턴스가 충분합니다. CMOS 기술의 발전으로 변환 시간과 전력 소모가 줄어듭니다. SAR ADC는 기술적 진보를 활용하므로, 일부 고변환율 애플리케이션에서는 나노미터 규모 CMOS 공정에서 파이프라인 ADC를 대체할 수 있는 전력 및 면적 효율적인 SAR ADC가 가능할 수 있습니다.
In SAR ADCs, the primary sources of power dissipation are the digital control circuit, comparator, and capacitive reference DAC network. Digital power consumption becomes lower with the advancement of technology. Technology scaling also improves the speed of digital circuits. On the other hand, the power consumption of the comparator and capacitor network is limited by mismatch and noise. Recently, several energy-efficient switching methods have been proposed to lower the switching energy of the capacitor network. The split capacitor method [4] reduces switching energy by 37%, and the energy-saving method [13] reduces energy consumption by 56%. Although these methods reduce the switching energy of capacitors, they make the SAR control logic more complicated due to the increased number of capacitors and switches, yielding higher digital power consumption.
SAR ADC에서 주된 전력 소모 원인은 디지털 제어 회로, 비교기, 그리고 커패시티브 참조 DAC 네트워크입니다. 기술의 발전으로 디지털 전력 소비가 감소합니다. 기술 스케일링은 또한 디지털 회로의 속도를 향상시킵니다. 반면, 비교기와 커패시터 네트워크의 전력 소비는 불일치와 노이즈에 의해 제한됩니다. 최근에는 커패시터 네트워크의 전환 에너지를 낮추는 몇 가지 에너지 효율적인 전환 방법이 제안되었습니다. 분할 커패시터 방법 [4]은 전환 에너지를 37% 감소시키고, 에너지 절약 방법 [13]은 에너지 소비를 56% 줄입니다. 이러한 방법들은 커패시터의 전환 에너지를 줄이지만, 커패시터와 스위치의 수가 증가함에 따라 SAR 제어 논리를 더 복잡하게 만들어 디지털 전력 소비를 높입니다.
This paper proposes a capacitor switching method that allows less than 1-mW power consumption for a 10-bit 50-MS/s SAR ADC fabricated using 0.13-μm CMOS technology [1]. The proposed monotonic switching method reduces power consumption by 81% without splitting or adding capacitors and switches. The total capacitance in the DAC capacitor network is reduced by 50%. In addition, the switching method improves the settling speed of the DAC capacitor network. Although the first prototype [1] demonstrated the effectiveness of the monotonic switching scheme, the signal-dependent offset caused by the variation of the input common-mode voltage degraded ADC linearity. Hence, this paper also presents an improved comparator design to avoid the linearity degradation. The revised prototype has a power efficiency of 29 fJ/conversion-step and occupies an active area of 0.052 mm2.
이 논문은 0.13-μm CMOS 기술을 사용하여 제작된 10비트 50-MS/s SAR ADC의 전력 소비를 1mW 미만으로 유지하는 커패시터 전환 방법을 제안합니다 [1]. 제안된 단조적 전환 방법은 커패시터와 스위치를 분할하거나 추가하지 않고도 전력 소비를 81% 줄입니다. DAC 커패시터 네트워크의 총 커패시턴스는 50% 감소됩니다. 또한, 이 전환 방법은 DAC 커패시터 네트워크의 안정화 속도를 향상시킵니다. 첫 번째 프로토타입 [1]은 단조적 전환 체계의 효과를 입증했지만, 입력 공통 모드 전압의 변동에 의해 발생하는 신호 의존적 오프셋이 ADC의 선형성을 저하시켰습니다. 따라서 이 논문은 또한 선형성 저하를 방지하기 위한 개선된 비교기 디자인을 제시합니다. 개정된 프로토타입은 29 fJ/변환 단계의 전력 효율을 가지며, 활성 면적은 0.052 mm^2를 차지합니다.
The rest of this paper is organized as follows. Section II describes the design concept and architecture of the proposed SAR ADC. Section III presents the implementation of key building blocks. Section IV shows the measurement results. Conclusions are given in Section V.
이 논문의 나머지 부분은 다음과 같이 구성되어 있습니다. 제2장에서는 제안된 SAR ADC의 설계 개념과 아키텍처를 설명합니다. 제3장에서는 핵심 구성 요소의 구현을 제시합니다. 제4장에서는 측정 결과를 보여줍니다. 결론은 제5장에서 제공됩니다.
논문 링크 : https://ieeexplore.ieee.org/document/5437496
A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure
ieeexplore.ieee.org
