공부중

1. 펄스 폭 측정 펄스 폭을 측정할 때는 펄스 진폭의 50%를 기준으로 측정한다. 2. 상승 시간 신호가 신호 진폭의 10%애서 90%에 도달하는데 걸리는 시간이다. 2.2 하강 시간신호가 신호 진폭의 90%에서 10%에 도달하는데 필요한 시간이다.

Q. Setup time과 Hold time 차이를 설명하시오 A. Setup time과 Hold time은 플립플롭 같은 순차 논리 회로에서 입력 데이터가 안정적으로 저장되기 위한 타이밍 제약 조건입니다.먼저 Setup time은 클럭 엣지가 발생하기 이전부터,입력 신호 D가 일정 시간 이상 미리 안정적으로 유지되어야 하는 최소 시간을 의미합니다.즉, 데이터가 클럭에 의해 캡처되기 전에 준비되어 있어야 하며, 이 시간이 보장되지 않으면 잘못된 값이 저장될 수 있습니다.반면에 Hold time은 클럭 엣지가 발생한 이후에도,입력 D가 일정 시간 동안 변하지 않고 유지되어야 하는 시간입니다.이 조건이 만족되지 않으면, 플립플롭 내부의 게이트 전파 지연 때문에 메타안정성(Metastability) 문제가 ..

Q. 플립플롭과 래치의 차이점은?입력을 저장하는 시점(타이밍 제어 방식)이 다릅니다.래치의 경우 Enable(혹은 클록)이 활성화된 동안만 입력을 반영하는 레벨 트리거(Level-triggered) 동작을 합니다. 이 때문에 비동기적 특성을 가집니다. 플립플롭의 경우 클록 신호의 엣지(edge), 즉 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에서만 입력을 받아 상태를 바꿉니다. 입력이 바뀌더라도 클록 엣지 이전/이후에는 상태를 유지하는 엣지 트리거(Edge-triggered) 동작을 합니다. 즉 동기식 회로라고 할 수 있습니다. 래치(Latch)플립플롭(Flip-Flop)동작 방식레벨 트리거엣지 트리거제어 신호Enable 또는 Clock LevelClock Edge반..

먼저 RS latch가 무엇인지에 대해 알아보자. SR 래치로도 불리는 것 같다. https://www.youtube.com/watch?v=ZqgQuCnAEFg 해당 영상을 참고하였다. 1. RS latch NOR 뿐만 아니라 NAND로도 만들 수 있다. 당연히 진리표의 차이는 존재하게 된다. 1.1 RS nor latch 앞에서 nor을 cmos로 이렇게 만드는 것을 확인하였다. 따라서 간단하게 아래와 같이 래치를 설계할 수 있다. 1.2 RS nand latch 진리표 추가.. 각 경우에 대해서.. 이러한 이유로 입력이 11인 경우는 아전 상태에 따라 값이 달라지게 된다. 11은 넣으면 안된다.. 마찬가지로 간단하게 이렇게 끝내면 좋겠지만,, 클락이 있는 경우를 살펴보자. 2. Clocked SR L..

앞 포스팅에서 NOT, NOR, NAND 설계에 대해 확인하였다. 이를 기반으로 OR과 AND 회로도 확인해보자. 1. OR GATE 2. AND GATE 즉 NOR과 NAND에 NOT를 연결하여 OR과 AND를 설계하는 것을 확인할 수 있다. 여기서는 2 INPUT에 대한 회로를 나타내었지만 INPUT의 개수를 늘려도 마찬가지로 병렬, 혹은 직렬로 연결하면 된다. 입력을 늘릴수록 딜레이도 발생하고 Cap도 고려해야 하지만 그건 VLSI에서 다루도록 하고 여기서는 간단하게 gate를 어떻게 구성하는지만 살펴보자.

실제로 RTL 레벨로 회로를 구성하게 되면 NOR gate와 NAND gate를 사용한다. 그 이유는 무엇일까?? OR과 NOR의 게이트를 NOR과 NAND에 NOT 게이트를 연결하여 만들기 때문이다. 왜 그렇게 만드는지에 대해 알아보려면 해당 게이트를 구성하는 CMOS 구조에 대해 알고 있어야 한다. MOSFET 소자로 반도체 칩을 설계하게 된다. 자세한 내용은 MOS 작동 원리를 검색하여 학습하고 우리는 아래와 같이 생긴 nmos와 pmos를 사용하여 회로를 설계하게 된다. nmos는 전자를 carrier로 사용하며, pmos는 hole를 carrier로 사용한다. 이러한 carrier를 source에서 drain으로 보내게 된다. 그러면 전류는 어떻게 흐를까? nmos는 d에서 s로, pmos는 s..

1. 이론. 디지털 논리회로 -조합논리(combination logic) 회로 -순서 논리(sequntial logic) 회로 1) RS flip-flop 1.1) NOR GATE RS flip-flop 1.2) NAND GATE RS flip-flop 2) JK flip-flop 3) D flip-flop